在三星宣布3nm工藝投產(chǎn)延遲后不久，臺積電公開其相關(guān)工藝“有序推進”。由于多種原因，三星和臺積電3nm工藝預(yù)計將會同在2020年大批量生產(chǎn)，三星的GAA技術(shù)與臺積電FinFET工藝究竟誰能獲得市場肯定？
GAA工藝在PPA等方面全面超越FinFET工藝
在過去的十年中，基于邏輯的工藝技術(shù)創(chuàng)新的主要驅(qū)動力是鰭式場效應(yīng)晶體管（Fin Field-Effect Transistor，簡稱FinFET）。與標(biāo)準(zhǔn)平面晶體管相比，F(xiàn)inFET可以在工藝節(jié)點減少時實現(xiàn)更好的性能和電壓縮放，從而最大程度地減少了晶體管限制的負(fù)面影響。FinFET通過沿垂直方向縮放來增加晶體管的溝道與柵極之間的接觸面積，從而實現(xiàn)工作，與平面設(shè)計相比，它可以實現(xiàn)更快的開關(guān)時間和更高的電流密度。但是，與平面晶體管一樣，F(xiàn)inFET晶體管最終會達到隨著工藝節(jié)點縮小而無法擴展的程度。為了進行縮放，需要增加通道和柵極之間的接觸面積，而實現(xiàn)此目的的方法是使用全能柵極（Gate-all-around，簡稱GAA）設(shè)計。GAA會調(diào)整晶體管的尺寸，以確保柵極也位于溝道下方，而不僅在頂部和側(cè)面。這允許GAA設(shè)計將晶體管垂直堆疊，而不是橫向堆疊。
基于GAA可以有多種形式。大多數(shù)研究都針對基于納米線的GAAFET，它們具有較小的溝道寬度并使溝道盡可能地小。這些類型的GAAFET通常用于低功耗設(shè)計，但很難制造。另一種實現(xiàn)方式是使通道像水平紙一樣，增加通道的體積，從而為性能和縮放帶來好處。這種基于納米片的GAAFET被三星稱為多橋溝道FET或MBCFET，它已經(jīng)成為三星公司的商標(biāo)名稱。2019年，三星使用MBCFET的第一代3nm工藝提供其PDK的第一個α版本，三星稱此過程為“3GAE”過程。根據(jù)三星給出的數(shù)據(jù)，下一代GAA晶體管可以提高30%性能、減少45%面積、降低50%的能耗。此外由于MBCFET的結(jié)構(gòu)，其不需要額外的區(qū)域來提高晶體管速度，納米片可以垂直堆疊，而無需像FinFET那樣添加鰭片。在設(shè)計方面，設(shè)計人員可以用MBCFET代替FinFET而無需改變尺寸。在制造方面，MBCFET與FinFET具有相同的工藝工具和制造方法，實現(xiàn)了流程上的兼容。
晶圓代工廠對頭部客戶的爭奪愈演愈烈
自英特爾2011年商業(yè)化FinFET工藝技術(shù)后，F(xiàn)inFET體系結(jié)構(gòu)也在持續(xù)進行改進，以提高性能并減小面積。但是新一代移動通信、高級輔助駕駛系統(tǒng)、人工智能、大數(shù)據(jù)等新應(yīng)用層出不窮，對芯片的性能提出了更高的要求。在GAA工藝上，三星公司搶先進行研發(fā)布局。2018年三星公布了被稱為多溝道FET（multi-bridge-channel FET，簡稱MBCFET）的環(huán)繞柵極工藝，2019年三星為其使用MBCFET的第一代3nm工藝提供其PDK的第一個α版本。
在7nm、5nm技術(shù)節(jié)點，臺積電一直處于領(lǐng)先地位，2019年12月高通驍龍865 SoC芯片采用了臺積電最新7nm工藝制程。盡管三星占據(jù)一部分7nm EUV訂單，不過整體來看臺積電在7nm節(jié)點，依然擁有最多的客戶訂單。在7nm、5nm已經(jīng)位于臺積電之后的三星押寶3nm，希望在在這個節(jié)點上超越臺積電，因此三星對GAA工藝給予厚望。此外，三星還計劃在2030年前投資1160億美元鞏固其半導(dǎo)體巨頭地位。
平面工藝晶體管的特征尺寸縮小持續(xù)了數(shù)十年，而FinFET工藝商用至今不到十年，對高性能芯片的追求，致使新制程工藝的更新速度越來越快。未來三星能否憑借GAA工藝在晶圓代工領(lǐng)域超越臺積電還要看其工藝的可靠性、穩(wěn)定性、一致性以及制造成本等眾多因素，應(yīng)該說三星要想憑借GAA技術(shù)在代工領(lǐng)域超過臺積電還有較長路要走。
三星“彎道超車”還有諸多問題和困難需要克服
三星押注于3nm節(jié)點，并希望超越臺積電成為該節(jié)點上最大的晶圓代工廠。但目前來看，在技術(shù)、市場、商業(yè)模式等層面還存在很多問題和困難需要去克服。
技術(shù)層面，納米片可以有效改善短溝道效應(yīng)并能進行靈活的寬度設(shè)計，但仍然面臨N/P平衡控制、減少S/D寄生電容所需的的內(nèi)部隔離層制造工藝、疊層結(jié)構(gòu)導(dǎo)致底層納米片電子遷移效率的下降、金屬柵極控制挑戰(zhàn)保障Vt一致性等工程化技術(shù)問題的挑戰(zhàn)。此外，根據(jù)臺積電2019年年度報告披露，公司在晶圓代工領(lǐng)域市場占有率超過52%，其中一半的營收來自于先進代工領(lǐng)域（16nm及以下制程工藝），三星在過去幾代技術(shù)節(jié)點晶圓代工技術(shù)的能力積累弱于臺積電。
市場層面，7nm的設(shè)計成本約為2億美元，5nm的設(shè)計成本約為4.3億美元，預(yù)計未來3nm的設(shè)計成本將超過6.5億美元。并非所有的集成電路設(shè)計企業(yè)都需要3nm或者更先進的制造工藝。在晶圓制造領(lǐng)域隨著芯片特征線寬的縮小，晶圓的制造成本快速增加，除了蘋果、三星、英偉達、英特爾、高通、華為等企業(yè)在未來的產(chǎn)品中需要3nm甚至更高階的制造工藝，其他廠商不太可能爭奪這一細(xì)分市場的產(chǎn)能。
商業(yè)模式層面，三星與很多客戶既是競爭對手，又是其零組件供應(yīng)商，導(dǎo)致很多客戶或許無法信賴三星。過去三星所擅長的DRAM和NAND Flash是大宗產(chǎn)品，只要將產(chǎn)品達到最大生產(chǎn)經(jīng)濟規(guī)模和最低成本，透過不斷投資新技術(shù)制程，便可以把競爭對手趕出市場，然而晶圓代工領(lǐng)域更強調(diào)客制化，加上產(chǎn)品繁雜、技術(shù)平臺多樣化，過去成功的商業(yè)模式恐難以復(fù)制。
滕冉系賽迪顧問集成電路研究中心副總經(jīng)理
