本文來自微信公眾號“半導(dǎo)體芯聞”。
隨著半導(dǎo)體行業(yè)將重點(diǎn)從2D縮放轉(zhuǎn)向3D縮放，混合鍵合正在成為實現(xiàn)異構(gòu)集成的首選方法。
通過在晶圓間直接鍵合中垂直堆疊小芯片，芯片制造商可以將可實現(xiàn)的互連間距從銅微凸塊中的35μm躍升至10μm或更小。這可以將信號延遲降低到可以忽略不計的水平，并實現(xiàn)更小、更薄的封裝以及更快的內(nèi)存/處理器速度，同時消耗更少的功耗。
用于混合鍵合的工藝工具必須滿足關(guān)鍵的工藝規(guī)格，例如令人難以置信的平坦300mm晶圓拋光（<1nm中心到邊緣的不均勻性）、鍵合晶圓上的零顆粒、100nm芯片放置精度等。
起步簡陋
混合鍵合十多年前首次在CMOS圖像傳感器中首次亮相，它將像素陣列芯片與邏輯芯片分離，以最大化背面照明的面積。隨后是3D NAND公司，由于現(xiàn)在需要多層的NAND陣列中深窄溝槽蝕刻的限制，這些公司開始使用晶圓到晶圓混合鍵合。AMD是第一個使用基于小芯片的CPU的混合鍵合將SRAM堆疊在核心邏輯上的公司。
現(xiàn)在，業(yè)界正在努力對8個、16個或更多DRAM的高帶寬內(nèi)存(HBM)堆棧采用混合綁定。這是一場艱苦的戰(zhàn)斗，因為需要較低的熱預(yù)算工藝來防止DRAM刷新性能下降。HBM要求降低沉積溫度并在當(dāng)前300°C至350°C范圍以下進(jìn)行退火。最新進(jìn)展包括：
●高鍵能SiCN的低溫沉積工藝；
●將形貌控制在1nm以內(nèi)的CMP工藝；
●(111)取向的納米晶銅鍍層在200°C下結(jié)合；
●通過激光和/或等離子切割進(jìn)行晶圓切割；
●具有高平行度和<200nm精度的芯片到晶圓鍵合機(jī)。
當(dāng)涉及高帶寬內(nèi)存(HBM)堆棧時，熱預(yù)算是最重要的問題。美光封裝研發(fā)主管Wei Zhou表示：“通過用銅對銅連接取代HBM內(nèi)部的焊料，可以實現(xiàn)更細(xì)的間距、更薄的鍵合線厚度(BLT)以及更堅固的接頭。”他解釋說，晶圓間鍵合（每個晶圓上需要相同的芯片尺寸）目前占主導(dǎo)地位，因為晶圓處理更簡單，工藝缺陷控制也更好。芯片到晶圓混合鍵合需要載體晶圓和有機(jī)膠層，這通常將熱預(yù)算限制在250°C或更低。
英特爾最近宣布了新的芯片架構(gòu)和工藝變更，將混合鍵合能力從9μm的間距擴(kuò)展到3μm，這就需要調(diào)整電介質(zhì)疊層，以通過焊盤之間更緊密的間距和間距來提高可靠性；減小鍵合層厚度以使焊盤金屬在退火過程中突出；以及新的CMP配方和漿料，可實現(xiàn)低銅凹陷和光滑的電介質(zhì)表面。英特爾組件研究中心高級首席工程師Adel Elsherbini及其同事強(qiáng)調(diào)了針對清潔度、測試和高貼裝精度的三項裝配工藝優(yōu)化。首先，以高測試覆蓋率(>99%)對兩個晶圓上的芯片進(jìn)行測試，以最大程度地減少潛在缺陷導(dǎo)致多芯片系統(tǒng)發(fā)生故障的可能性?；鶞?zhǔn)標(biāo)記的大小、形狀和對比度被設(shè)計到層中。然后，對CMP、切割和表面清潔進(jìn)行優(yōu)化，以實現(xiàn)良好的對準(zhǔn)和吞吐量。芯片貼裝系統(tǒng)的精度取決于主動熱控制、控制振動和控制顆粒水平等因素。
工藝如何工作
混合鍵合的工藝流程開始時與片上鑲嵌工藝類似，其中空腔被蝕刻到鍵合電介質(zhì)中，然后填充阻擋金屬、籽晶和銅ECD。接下來的CMP工藝經(jīng)過優(yōu)化，可實現(xiàn)晶圓間的高均勻性，以產(chǎn)生盡可能光滑的介電表面（RMS粗糙度為0.2納米是理想的），同時在銅中實現(xiàn)幾納米的凹陷（退火時填充），無論條件如何互連圖案密度。
接下來，電介質(zhì)激活步驟使用等離子體生成懸掛的Si-O鍵，然后進(jìn)行DI沖洗以水合電介質(zhì)。接下來，將晶圓2上的KGD與晶圓1對齊并鍵合，這對晶圓在350°C下退火2小時，然后對頂部硅晶圓進(jìn)行邊緣處理，并使用硅CMP研磨至最終厚度。然后，組裝過程可以繼續(xù)進(jìn)行RDL，或者可以使用KGD將晶圓鍵合到另一個晶圓上。
圖1：芯片到晶圓混合鍵合擴(kuò)展到1μm，晶圓到晶圓混合鍵合擴(kuò)展到0.5μm（500nm）間距。來源：imec
混合鍵合是指在一個鍵合步驟中同時鍵合電介質(zhì)和金屬鍵合焊盤?；旌湘I合有兩種類型：一種是晶圓到晶圓鍵合，這種方式更加成熟，但限制了相同芯片尺寸的組合。第二種是芯片到晶圓鍵合，它涉及更多的工藝步驟以及將芯片單獨(dú)放置在載體晶圓或玻璃上（集體芯片到晶圓方法）。
在這兩種情況下，通過BEOL金屬化處理的兩片晶圓都會經(jīng)歷鍵合電介質(zhì)的CVD、阻擋層的鑲嵌沉積，然后銅填充、電介質(zhì)的平坦化（帶有輕微的銅凹進(jìn)）、等離子體激活以準(zhǔn)備鍵合、對準(zhǔn)、室溫鍵合，并退火以形成銅焊盤的電連接。然后將硅晶圓背面研磨至最終厚度（通常<100nm）、分割，然后進(jìn)行最終組裝和封裝。
接合電介質(zhì)有四種可能的候選材料：二氧化硅、碳氮化硅(SiCN)、氮氧化硅(SiON)。其中，SiCN因其高鍵合能、良好的防潮性以及優(yōu)異的銅擴(kuò)散阻擋性能而成為主要選擇。SiCN已被證明能夠在較長時間內(nèi)保持親水行為，并且可以調(diào)整TEOS和Ar/N2 PECVD工藝以獲得精確的Si:C:N比例，從而最大限度地提高粘合強(qiáng)度。Applied Materials、Lam Research和SPTS KLA是PECVD系統(tǒng)的制造商。
Imec和SPTS KLA最近開發(fā)了一種175°C的PECVD沉積工藝，該工藝在200°C致密化步驟后表現(xiàn)出良好的粘合性能。在可靠性研究中，研究人員確定LT-SiCN的性能優(yōu)于標(biāo)準(zhǔn)PECVD SiCN薄膜，對于25μm薄膜來說，其TDDB（時間相關(guān)介電擊穿）行為明顯更長。與標(biāo)準(zhǔn)SiCN工藝相比，理想的薄膜含有相對較高的氮含量和較低的碳含量。
銅沉積類似于BEOL金屬化的鑲嵌銅模塊。將勢壘金屬沉積在電介質(zhì)側(cè)壁上，然后沉積銅晶種層，然后進(jìn)行銅電化學(xué)沉積(ECD)。Lam Research開發(fā)的納米孿晶銅工藝能夠在退火后實現(xiàn)細(xì)晶粒連續(xù)結(jié)構(gòu)。
芯片到晶圓鍵合的挑戰(zhàn)
到晶圓鍵合的一個重要層是將底部芯片粘附到硅晶圓或玻璃晶圓載體的臨時鍵合材料。
Brewer Science首席技術(shù)官Rama Puligadda表示：“臨時粘合材料有一點(diǎn)屈服，因此可以容納厚度略有不同的小芯片。”她強(qiáng)調(diào)，臨時粘合和釋放層必須具有混合粘合或熱壓粘合（視情況而定）所有工藝的熱預(yù)算，然后在粘合后干凈地釋放，沒有殘留物或顆粒。“臨時粘合材料必須與各種化學(xué)物質(zhì)和高溫工藝兼容，例如RDL或成型，而不會發(fā)生任何芯片移位。”可以使用機(jī)械刀片、激光或更新的脈沖紫外光釋放來進(jìn)行脫粘。
美光科技的Zhou及其同事確定，通過替換用于與無機(jī)薄膜臨時粘合的有機(jī)膠，可以實現(xiàn)更高的熱預(yù)算、更低的顆粒水平，并且CMP工藝實現(xiàn)了銅凹陷的更大均勻性。平坦化的銅焊盤中需要大約3至5 nm的凹陷，因為銅在退火過程中相對于電介質(zhì)會膨脹。
銅/電介質(zhì)CMP步驟是流程中最關(guān)鍵的步驟之一。它決定了待粘合表面的平整度（允許<1nm/μm的滾降）。電介質(zhì)應(yīng)具有完全光滑的表面（<2ÅRMS粗糙度）。最重要的是，所有銅焊盤上的銅必須具有統(tǒng)一的凹槽水平。
等離子體表面活化步驟可產(chǎn)生多個懸掛的Si-O位置，從而實現(xiàn)高鍵合強(qiáng)度(>2.0 J/m 2)，而不會氧化銅焊盤或?qū)~濺射到薄膜的其他部分或工藝室的壁上。三星電子最近表明，氮等離子體活化步驟的壓力幾乎是氧參考等離子體工藝的2倍，為每邊銅墊范圍為0.4至0.7μm（方形墊）的SiCN薄膜創(chuàng)造了良好的工藝條件。[3]三星工程師使用反應(yīng)分子動力學(xué)模擬來確定電容耦合射頻反應(yīng)器中的Ar/N 2等離子氣流和偏置功率，以提供最容易發(fā)生鍵合的SiCN表面，同時最大限度地減少銅的再濺射。
激活后，用去離子水沖洗晶圓，然后對齊頂部和底部晶圓并在室溫下粘合。使用Maszara刀片測試技術(shù)測量粘合強(qiáng)度。利用掃描聲學(xué)斷層掃描來掃描粘合界面中的空隙，這些空隙在SAT圖像上顯示為白點(diǎn)。
鍵合后，修整鍵合晶圓邊緣并使用硅CMP研磨頂部硅晶圓。在此CMP工藝中，必須嚴(yán)格控制晶圓邊緣缺陷。
“晶圓鍵合后，典型的工藝是在研磨頂部硅基板之前對鍵合晶圓頂部進(jìn)行邊緣修整。通常很難精確控制邊緣修整深度以停止在粘合界面處。在頂部硅片部分研磨后，通常使用反應(yīng)離子蝕刻(RIE)去除剩余的硅，”應(yīng)用材料公司的工程經(jīng)理Kai Ma解釋道。
“如果在RIE過程中邊緣修整進(jìn)入底部晶圓，蝕刻劑會在底部晶圓上形成底切。這是因為在邊緣修整工藝期間，晶圓邊緣的蝕刻停止介電層被去除。如果在到達(dá)鍵合界面之前停止邊緣修整，并采用Si RIE工藝去除研磨后殘留的硅，則可能會在晶圓邊緣斜角區(qū)域形成懸掛膜，最終成為片狀缺陷。”
工程師發(fā)現(xiàn)，通過將邊緣修整深度限制在鍵合界面上方幾微米，他們可以去除剩余的硅和斜面薄膜，從而最大限度地減少邊緣缺陷。
最后使用刀片切割、激光（隱形）切割或等離子切割方法對粘合芯片進(jìn)行分割。由于頂部芯片晶圓在放置和鍵合之前被切割，因此分割方法必須無污染。“減少切割引起的顆粒顯然對于這項技術(shù)的成功具有重要意義。芯片到晶圓的堆疊過程以順序模式運(yùn)行，這意味著僅完成一個存儲晶圓堆疊就需要數(shù)小時。”Zhou說。此外，即使是小顆粒也可能長大，在粘合界面處形成20倍大的空隙，從而阻礙粘合。美光集團(tuán)決定首先使用激光切割在街道上刻劃多個介電薄膜，然后對硅塊進(jìn)行等離子切割。
工程師用于解決加工過程中顆粒生成問題的另一種方法是沉積保護(hù)層，例如光致抗蝕劑或其他材料，該保護(hù)層在下一個加工步驟之前被去除。
結(jié)論
混合鍵合工藝（包括電介質(zhì)PECVD、銅ECD、CMP、等離子體激活、對準(zhǔn)和鍵合以及分割）都涉及嚴(yán)格的薄膜質(zhì)量規(guī)范、高水平的清潔度以及確保已知良好的芯片具有高測試覆蓋率。盡管該行業(yè)在集成這些工藝方面取得了長足進(jìn)步，但仍將繼續(xù)尋求較低溫度的替代方案，以便HBM等敏感存儲器最終能夠利用混合鍵合技術(shù)。
