混合鍵合,重要突破

多年來(lái)已經(jīng)開發(fā)出多種3D互連技術(shù),涵蓋各種互連間距(從毫米到小于100納米)并滿足不同的應(yīng)用需求。這種“3D互連景觀”如下圖所示。形勢(shì)是高度動(dòng)態(tài)的,每種技術(shù)都會(huì)及時(shí)擴(kuò)展到更小的互連間距。

本文來(lái)自微信公眾號(hào)“半導(dǎo)體行業(yè)觀察”。

3D集成是實(shí)現(xiàn)多芯片異構(gòu)集成解決方案的關(guān)鍵技術(shù),是業(yè)界對(duì)系統(tǒng)級(jí)更高功耗、性能、面積和成本收益需求的回應(yīng)。3D堆疊正在電子系統(tǒng)層次結(jié)構(gòu)的不同級(jí)別(從封裝級(jí)到晶體管級(jí))引入。因此,多年來(lái)已經(jīng)開發(fā)出多種3D互連技術(shù),涵蓋各種互連間距(從毫米到小于100納米)并滿足不同的應(yīng)用需求。這種“3D互連景觀”如下圖所示。形勢(shì)是高度動(dòng)態(tài)的,每種技術(shù)都會(huì)及時(shí)擴(kuò)展到更小的互連間距。

在該技術(shù)“譜系”接近尾聲時(shí),我們發(fā)現(xiàn)了晶圓間混合鍵合,有望實(shí)現(xiàn)高互連密度和小互連寄生效應(yīng)。這種“混合”銅對(duì)銅和電介質(zhì)對(duì)電介質(zhì)鍵合技術(shù)使用銅鑲嵌技術(shù)來(lái)定義鍵合表面,可能允許非常精細(xì)的間距縮放。

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直到最近,晶圓間混合鍵合的大批量制造主要局限于信號(hào)處理電路層上的堆疊圖像傳感器領(lǐng)域。最近,該技術(shù)被用于在3D NAND層之上集成CMOS外圍電路。這些商業(yè)應(yīng)用利用了該技術(shù)每平方毫米集成一百萬(wàn)個(gè)互連的能力,這是通過(guò)約1μm的緊密銅互連間距實(shí)現(xiàn)的。該技術(shù)的另一個(gè)優(yōu)點(diǎn)是能夠“混合搭配”不同的材料和功能以及不同代的CMOS技術(shù)。

在未來(lái)的幾年里,我們預(yù)計(jì)應(yīng)用領(lǐng)域?qū)@著擴(kuò)大。借助系統(tǒng)技術(shù)協(xié)同優(yōu)化(STCO),電路分區(qū)將發(fā)生在設(shè)計(jì)層次結(jié)構(gòu)的更低級(jí)別-考慮電路塊甚至標(biāo)準(zhǔn)單元。我們看到了邏輯存儲(chǔ)器應(yīng)用的首次發(fā)布——例如邏輯之上的SRAM——這一直是開發(fā)先進(jìn)晶圓到晶圓混合鍵合技術(shù)的主要驅(qū)動(dòng)力之一。

為了在這些情況下充分發(fā)揮晶圓間混合鍵合的潛力,研究人員必須成功地將互連間距縮小到遠(yuǎn)低于1μm。

當(dāng)今的晶圓到晶圓混合鍵合工藝流程從兩個(gè)經(jīng)過(guò)完全處理的300mm晶圓開始,具有完整的前端生產(chǎn)線(FEOL)和后端生產(chǎn)線(BEOL)。該流程的第一部分類似于片上BEOL鑲嵌工藝,其中在鍵合電介質(zhì)中蝕刻出小空腔-主要使用SiO?。空腔填充有阻擋金屬、晶種和銅。

接下來(lái)是化學(xué)機(jī)械拋光(CMP)步驟,該步驟針對(duì)晶圓間的高均勻性進(jìn)行了優(yōu)化,以產(chǎn)生極其平坦的電介質(zhì)表面,同時(shí)為銅焊盤實(shí)現(xiàn)幾納米的凹槽。精確對(duì)準(zhǔn)后,通過(guò)使晶圓在晶圓中心接觸,在室溫下進(jìn)行兩個(gè)晶圓的實(shí)際接合。拋光的晶圓表面粘附會(huì)產(chǎn)生強(qiáng)大的晶圓間吸引力,從而產(chǎn)生鍵合波,從而封閉從中心到邊緣的晶圓間間隙。在該室溫鍵合步驟之后,晶片在更高的溫度下退火以獲得永久的電介質(zhì)-電介質(zhì)和銅-銅鍵合。

隨著應(yīng)用領(lǐng)域的擴(kuò)展,更先進(jìn)的混合鍵合實(shí)現(xiàn)不斷涌現(xiàn)。如前所述,目前的趨勢(shì)是使鍵合工藝越來(lái)越靠近前端,以實(shí)現(xiàn)邏輯疊邏輯或存儲(chǔ)器邏輯疊層等功能。這不僅需要更精細(xì)的互連間距,而且還需要在鍵合步驟之后進(jìn)行更多的后處理。

一個(gè)非常具體的例子是背面供電網(wǎng)絡(luò)(BSPDN),其中晶圓間鍵合是關(guān)鍵步驟。在BSPDN處理中,第一個(gè)晶圓的正面被鍵合到載體晶圓上。然后減薄第一片晶圓的背面,并通過(guò)n-TSV圖案化、金屬填充和背面金屬化完成該工藝。在此示例中,BEOL處理的一部分(即集成用于電力傳輸?shù)?ldquo;最寬”互連線)是在晶圓鍵合工藝之后執(zhí)行的。

這些應(yīng)用提出了更嚴(yán)格的擴(kuò)展需求,對(duì)當(dāng)前的工藝流程提出了挑戰(zhàn)。主要缺陷涉及銅對(duì)銅的對(duì)準(zhǔn)精度、鍵合前的晶圓純度和拓?fù)浣Y(jié)構(gòu),以及小互連間距下電介質(zhì)和銅焊盤的鍵合強(qiáng)度。

在2023年IEEE國(guó)際電子設(shè)備會(huì)議(IEDM 2023)上,imec報(bào)告了一些重要?jiǎng)?chuàng)新,這些創(chuàng)新為前所未有的400nm互連間距鋪平了道路。這項(xiàng)工作是一項(xiàng)綜合研究的結(jié)果,該研究檢查了晶圓間混合鍵合的各個(gè)方面。

01

設(shè)計(jì)改進(jìn)以補(bǔ)償縮放和對(duì)齊限制

Imec研究人員首次提出了一種采用六邊形網(wǎng)格和圓形銅墊的test vehicle design,而不是傳統(tǒng)的方形網(wǎng)格和方形或圓形墊設(shè)計(jì)。新設(shè)計(jì)具有多項(xiàng)優(yōu)點(diǎn)。它允許銅焊盤以盡可能最密集的方式封裝,所有相鄰焊盤之間的距離相等。因此,隨著進(jìn)一步縮放,這種配置使得更容易控制銅焊盤密度,同時(shí)最大化銅焊盤尺寸和間距。該團(tuán)隊(duì)還在研究使用相等或不相等焊盤設(shè)計(jì)的影響。在后一種情況下,頂部晶圓的臨界銅焊盤尺寸設(shè)計(jì)得比底部晶圓更小。不等焊盤設(shè)計(jì)具有一些優(yōu)點(diǎn),包括更顯著的鍵合重疊公差、更低的寄生電容以及在小互連間距下更高的介電擊穿強(qiáng)度。

02

表面形貌的精確控制

在兩個(gè)晶圓鍵合之前,兩個(gè)晶圓的表面必須極其平坦和清潔,以實(shí)現(xiàn)可靠的混合鍵合工藝。因此,CMP是一個(gè)要求非常高的工藝步驟。它還確保了銅焊盤的均勻凹進(jìn),這意味著銅在鍵合之前保留在介電表面下方幾納米處。這是在退火后獲得無(wú)空隙接合所必需的。通過(guò)在布局設(shè)計(jì)中將先進(jìn)的CMP工藝與虛擬焊盤相結(jié)合,研究人員成功地精確控制了整個(gè)晶圓上的銅焊盤高度和表面拓?fù)洹?/p>

03

SiCN電介質(zhì)具有更好的粘合強(qiáng)度和可擴(kuò)展性

imec此前提出SiCN作為小互連間距的首選電介質(zhì)。與SiO?表面相比,SiCN表面表現(xiàn)出更高的鍵合能,這意味著需要更多的能量來(lái)破壞鍵合。此外,SiCN還可作為Cu和晶圓鈍化層的擴(kuò)散阻擋層,阻止氣體擴(kuò)散,從而形成熱穩(wěn)定性更高的鍵合界面。當(dāng)縮小混合鍵合互連間距時(shí),這些特性變得越來(lái)越重要。基于納米壓痕(一種評(píng)估結(jié)合強(qiáng)度的新興技術(shù))的測(cè)量證實(shí),SiCN-SiCN結(jié)合強(qiáng)度顯著優(yōu)于SiO?-SiO?結(jié)合強(qiáng)度。只需250°C的鍵合后退火即可獲得高鍵合強(qiáng)度,并且在更高溫度下不會(huì)降低。

上述見解用于執(zhí)行先進(jìn)的晶圓到晶圓Cu/SiCN鍵合工藝。實(shí)際的鍵合是使用配備先進(jìn)對(duì)準(zhǔn)功能的商業(yè)高質(zhì)量晶圓鍵合機(jī)進(jìn)行的,這是該工藝成功的關(guān)鍵工具。300毫米晶圓成功鍵合,產(chǎn)生了前所未有的400納米間距的銅互連線。

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結(jié)果表明,成功控制了Cu/SiCN表面形貌、精確對(duì)準(zhǔn)(導(dǎo)致覆蓋層厚度低于150nm)以及良好的電氣性能(即低單接觸電阻)。

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該團(tuán)隊(duì)還首次研究了鍵合覆蓋層與可靠性(即介電擊穿和良率)之間的關(guān)系。結(jié)果證實(shí),在小互連間距下,不均勻設(shè)計(jì)的銅焊盤比相同的焊盤具有更高的介電擊穿強(qiáng)度。該團(tuán)隊(duì)還得出結(jié)論,對(duì)于這些400nm互連間距,覆蓋層控制需要小于100nm,才能在大批量制造中獲得足夠的良率。因此,滿足未來(lái)3D-SOC設(shè)計(jì)的需求對(duì)下一代晶圓鍵合設(shè)備的疊合精度提出了嚴(yán)格的要求。

晶圓間混合鍵合已成為一種很有前景的3D集成技術(shù),可實(shí)現(xiàn)不斷增加的I/O密度以及功能芯片之間更高效的連接。為了實(shí)現(xiàn)邏輯存儲(chǔ)器等應(yīng)用(其中晶圓間鍵合發(fā)生在靠近前端的位置),必須將銅互連間距的縮放推至其最終極限。網(wǎng)格設(shè)計(jì)的改進(jìn)、表面形貌的增強(qiáng)控制、SiCN作為電介質(zhì)的使用、對(duì)鍵合機(jī)制的基本理解以及改進(jìn)的覆蓋控制被認(rèn)為是在400nm(及以下)實(shí)現(xiàn)電氣功能和可靠的Cu互連的關(guān)鍵推動(dòng)因素。這些結(jié)果為開發(fā)未來(lái)具有更小互連間距的晶圓間鍵合工藝奠定了基礎(chǔ)。

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